適応可能な高次のデジタル・アナログ変換

专利摘要:
信号再構成のための単純なアナログ回路を使用しフィードバック制御技術を採用して１次以上のホールドでデジタル／アナログ変換を実行するための技術が開示される。１つの設計において、デジタル／アナログ変換回路は、逆モデル回路、フィードバック回路、ゼロ次のホールド（ＺＯＨ）回路、およびアナログ回路を含む。逆モデル回路は、デジタル入力信号を処理し、第１のデジタル信号を供給する。フィードバック回路は、第１のデジタル信号とアナログ回路からのアナログ出力信号を受信し、低周波ノイズ・フィルタリング実行し、第２のデジタル信号を供給する。ＺＯＨ回路は、ゼロ次のホールドでデジタルからアナログに第２のデジタル信号を変換し、アナログ回路のためのアナログ入力信号を供給する。アナログ回路は、アナログ入力信号上で作動し、アナログ出力信号を供給する。アナログ回路は、１つ以上のポールを含み得る。
公开号:JP2011511604A
申请号:JP2010546069
申请日:2009-02-06
公开日:2011-04-07
发明作者:バランタイン、ゲイリー・ジョン
申请人:クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ；
IPC主号:H03M1-66

专利说明:

[0001] 本開示は、一般に電子装置に関し、特に、デジタル・アナログ変換を実行するための技術に関する。]
背景技術

[0002] デジタル・アナログ変換器（ＤＡＣ）は、デジタル信号を受信し、アナログ信号を出力する回路である。ＤＡＣは、デジタル回路とアナログ回路との間のインターフェースを提供するために様々な電子デバイスで一般に使用される。例えば、携帯電話のようなワイヤレス通信デバイスは、送信機、音声出力回路、ビデオ出力回路、などであるインターフェースに対する１つ又は複数のＤＡＣを含み得る。]
[0003] ＤＡＣは、ＤＡＣからアナログ信号をフィルタにかけるために、再構成フィルタのようなアナログ回路と組み合わされて典型的に使用される。アナログ回路は、比較的複雑であり、ＤＡＣを使用する電子デバイスの複雑性及びコストを増大させ得る。複雑性とコストを低減するために単純なアナログ回路を使用して、デジタル・アナログ変換を実行することが望まれている。]
[0004] 第１次又はより高次のホールドを備えたデジタル・アナログ変換を実行するための技術が、ここで説明される。技術は、信号再構成のための単純なアナログ回路を利用し、アナログ回路の低周波の動作を改善し且つ良い性能を達成するためにフィードバック制御技術を採用する。]
[0005] １つの設計において、デジタル／アナログ変換回路は、逆モデル回路（ｉｎｖｅｒｓｅ ｍｏｄｅｌ ｃｉｒｃｕｉｔ）、フィードバック回路、ゼロ次のホールド（ＺＯＨ：ｚｅｒｏ−ｏｒｄｅｒ ｈｏｌｄ）回路及びアナログ回路を含む。逆モデル回路は、デジタル入力信号を処理し、第１のデジタル信号を供給する。フィードバック回路は、第１のデジタル信号及びアナログ回路からのアナログ出力信号を受信し、低周波ノイズ・フィルタリングを実行し、第２のデジタル信号を供給する。ＺＯＨ回路は、ゼロ次のホールドでデジタルからアナログに第２のデジタル信号を変換し、アナログ回路のためにアナログ入力信号を供給する。アナログ回路は、アナログ入力信号上で作動し、アナログ出力信号を供給する。アナログ回路は、１つ又は複数のポールを有する単純な回路であり得る。]
[0006] １つの設計において、フィードバック回路は、モデル回路、第１と第２の加算器、ループ・フィルタ、及びアナログ／デジタル変換器（ＡＤＣ）を含む。モデル回路は、伝達関数Ｍ（ｓ）に基づいて第１のデジタル信号上で作動し、モデル出力信号を供給する。ＡＤＣは、アナログ出力信号をデジタル化し、デジタル化された出力信号を供給する。第１の加算器は、モデル出力信号とデジタル化された出力信号との差をとり、エラー信号を供給する。ループ・フィルタは、エラー信号をフィルタにかけ、フィルタにかけられた信号を供給する。第２の加算器は、フィルタにかけられた信号及び第１のデジタル信号との和をとり、第２のデジタル信号を供給する。フィードバック回路は、第１のデジタル回路を最小の影響にすると同時に、アナログ回路の低周波の動作を改善するためにノイズ・フィルタリングを実行する。]
[0007] モデル回路の伝達関数Ｍ（ｓ）は、アナログ回路の伝達関数Ｇ（ｓ）及びＺＯＨ回路の伝達関数Ｚ（ｓ）に基づいて適応的に決定され得る。適応回路は、アナログ回路の少なくとも１つのパラメータ（例えば、ポール周波数および利得）を推定し得る。その後、モデル回路の伝達関数Ｍ（ｓ）は、推定されたパラメータに基づいて改善され得る。逆モデル回路は、モデル回路の伝達関数Ｍ（ｓ）の逆数である、Ｍ−１（ｓ）の伝達関数を有し得る。]
[0008] 説明の様々な態様及び特徴は、さらに以下に詳細に説明される。]
図面の簡単な説明

[0009] 図１Ａは、従来のデジタル／アナログ変換を示す。
図１Ｂは、デジタル入力信号及びアナログ入力信号を示す。
図１Ｃは、アナログ入力信号のスペクトル応答を示す。
図２は、１次のホールドを備えるデジタル／アナログ変換を示す。
図３は、１次又はより高次のホールド及びネガティブ・フィードバックを備えたデジタル／アナログ変換回路の設計を示す。
図４は、デジタル／アナログ変換回路内のフィードバック回路を示す。
図５は、デジタル／アナログ変換回路のためのモデル参照システムを示す。
図６は、フィードバック回路内のモデル回路を示す。
図７は、１次の又はより高次のホールド及びネガティブ・フィードバックを備えたデジタル／アナログ変換回路の別の設計を示す。
図８は、１次のホールドを備えたアナログ出力信号を示す。
図９は、デジタル／アナログ変換を実行するプロセスを示す。
図１０は、デジタル／アナログ変換のためのフィードバック処理のためのプロセスを示す。
図１１は、ワイヤレス通信デバイスのブロック図を示す。] 図１０ 図１１ 図１Ａ 図１Ｂ 図１Ｃ 図２ 図３ 図４ 図５ 図６
実施例

[0010] 図１Ａは、従来の方法でデジタル／アナログ変換を実行するデバイス１００のブロック図を示す。デバイス１００内で、デジタル回路１１０は、デジタル・データを受信し、処理し、且つデジタル入力信号ｄ（ｎ）を供給する。ここで、ｎは、サンプル・インデックスである。ＤＡＣ１２０は、ゼロ次のホールドでデジタルからアナログに信号を変換し、アナログ入力信号] 図１Ａ
[0011] を供給する。ここで、ｔは、連続時間に対する変数である。再構築フィルタ１３０は、アナログ入力信号をフィルタにかけ、アナログ出力信号]
[0012] を供給する。フィルタ１３０は、デジタル／アナログ変換によって生じる画像の減衰、ゼロ次のホールドによる周波数応答のたれに対する補償、などのような様々な機能を実行し得る。]
[0013] 図１Ｂは、図１Ａのデジタル入力信号ｄ（ｎ）及びアナログ入力信号] 図１Ａ 図１Ｂ
[0014] のタイミング図を示す。デジタル入力信号は、離散時間のある瞬間ｎ１、ｎ２などにおけるデジタル値を含む。ＤＡＣ１２０は、サンプル周期Ｔの全持続時間に対する各デジタル値を出力し、保持することによって、アナログ入力信号]
[0015] を生成する。アナログ入力信号は、サンプリングの瞬間（ｓａｍｐｌｉｎｇ ｉｎｓｔａｎｔ）においてそのサンプリングの瞬間に対する新しいデジタル値に変化する。]
[0016] 図１Ｃは、ゼロ次のホールドによる時間領域ステップ関数の周波数応答Ｚ（ｆ）を示す。ＤＡＣ１２０によるゼロ次ホールドは、サンプル周期Ｔによって決定されているヌルの位置で、サイン（ｘ）／ｘ（ｓｉｎｅ（ｘ）／ｘ）の形を有する周波数応答Ｚ（ｆ）をもたらす。アナログ入力信号] 図１Ｃ
[0017] は、源（ｏｒｉｇｉｎ）（それはたれによってフィルタにかけられる）における所望の信号コンポーネント１５０のほかに１／Ｔの倍数（それはサイン（ｘ）／ｘのノッチによってフィルタにかけられる）において画像１６０を含む。単純性のために、正の周波数コンポーネントのみが、図の１Ｃに示される。再構成フィルタ１３０は、１／Ｔより高い周波数で画像を減衰するように試み得る。さらに、再構成フィルタ１３０は、サイン（ｘ）／ｘ応答によりパスバンド内のたれに対して補償することを試み得る。再構成フィルタ１３０の複雑性は、信号の帯域幅、サンプル・レート、所望の画像減衰の量、所望のパスバンド応答、などのような様々な要因に依存し得る。比較的複雑な再構成フィルタは、適用可能な必要条件を満たすために使用され、デバイス１００の複雑性及びコストを増大させ得る。]
[0018] よい性能を実現すると同時に単純なアナログ回路を使用してデジタル／アナログ変換を実行することが望ましい。これは、１次又はより高次のホールドでデジタル／アナログ変換を実行することによって達成され得る。一般的に、ここで説明される技法は、ゼロ次のホールドより高い任意の次数に対して使用され得る。明瞭さのために、技法のある態様は、１次のホールド（ＦＯＨ）に対して以下で詳細に説明される。]
[0019] 図２は、１次のホールドでデジタル／アナログ変換を実行するデバイス２００の設計のブロック図を示す。デバイス２００内で、デジタル回路２１０は、デジタル・データを受信し、処理し、且つ、デジタル／アナログ変換回路２２０にデジタル入力信号ｄ（ｎ）を供給する。変換回路２２０内で、微分器２３０は、デジタル入力信号を微分し、微分された信号を供給する。ＺＯＨ回路２４０は、ゼロ次のホールドでデジタルからアナログに微分された信号を変換し、アナログ入力信号を供給する。積分器２５０は、アナログ入力信号を積分し、アナログ出力信号ｙ（ｔ）を供給する。] 図２
[0020] 変換回路２２０の全体の伝達関数は、以下のように表現され得る：]
[0021] 式（１）で示されるように、ゼロ次のホールドは、]
[0022] 伝達関数を有する。一般において、Ｌ次のホールドは、]
[0023] の伝達関数を有する。ここで、Ｌ≧０である。式（１）は、１次のホールドが図２で示された微分器２３０、ＺＯＨ回路２４０、および積分器２５０の組み合わせで達成され得る。] 図２
[0024] デジタル／アナログ変換回路２２０は、いくつかの理由のために実施するために困難又は非現実的となり得る。第１に、理想／純粋な積分器は、一般的に実現不可能であり、低周波でポールを備えた回路によって近似され得る。第２に、ポールを備えた回路および積分器の両方は、アナログ出力信号の品質を大幅に低減するような、低周波ノイズ、ドラフト、かく乱の影響を受けやすい。]
[0025] １つの態様において、デジタル／アナログ変換回路は、１つ又は複数のポールを有する単純なアナログ回路、およびアナログ回路の低周波の振る舞いを改善するデジタル・フィードバック回路を含む。変換回路は、１次またはより高次のホールドでデジタル／アナログ変換を実行し、よりスムーズにアナログ出力信号を再構成し得る。１次またはより高次のホールドは、フィードバック制御技術を使用して、アナログ回路からのアナログ出力信号をガイドすることによって達成され得る。]
[0026] 図３は、１次またはより高次のホールドおよびネガティブ・フィードバックを備えるデジタル／アナログ変換３００の設計のブロック図を示す。変換回路３００内で、逆モデル回路３１０は、以下で説明されるようにデジタル入力信号ｄ（ｎ）を受信し、処理し、第１のデジタル信号ｆ（ｎ）を供給する。フィードバック回路３３０は、第１のデジタル信号およびアナログ出力信号ｙ（ｔ）を受信し、所望のアナログ出力信号を供給する第２のデジタル信号ｓ（ｎ）を生成する。ＺＯＨ回路３６０は、ゼロ次のホールドでデジタルからアナログに第２のデジタル信号を変換し、アナログ入力信号ｘ（ｔ）を供給する。アナログ回路３７０は、アナログ入力信号で作動し、アナログ出力信号ｙ（ｔ）を供給する。アナログ回路３７０は、単一のポールで積分器を近似する、または複数のポールで高次のフィルタを改善し得る。] 図３
[0027] フィードバック回路３３０は、いくつかの機能を実行する。第１に、フィードバック回路３３０は、アナログ回路３７０の低周波の振る舞いを改善することを試みる。第２に、フィードバック回路３３０は、第１のデジタル信号の信号コンテンツをパスすることを試みる。モデル参照システム３２０を形成する、フィードバック回路３３０、ＺＯＨ回路３６０、およびアナログ回路３７０の組み合わされた伝達関数は、ＺＯＨ回路３６０およびアナログ回路３７０の組み合わされた伝達関数と厳密に一致するように設計され得る。逆モデル回路３１０は、変換回路３００の全体の応答が広帯域幅にわたってフラットになるように、モデル参照システム３２０の伝達関数の逆数となる伝達関数を有し得る。]
[0028] 図４は、モデル参照システム３２０ａおよびフィードバック回路３３０ａのブロック図を示す。これらは、図３のモデル参照システム３２０およびフィードバック回路３３０の１つの設計である。単純性のために、図４は、ｓ−ドメインの様々な回路の伝達関数を示す。それは、連続時間の中でアナログ回路および信号のために一般に使用される。フィードバック回路３３０ａは、第１のデジタル信号ｆ（ｎ）およびアナログ出力信号ｙ（ｔ）を受信し、第２のデジタル信号ｓ（ｎ）を生成する。] 図３ 図４
[0029] フィードバック回路３３０ａ内で、モデル回路３４０は、第１のデジタル信号ｆ（ｎ）を受信し、モデル出力信号ｕ（ｎ）を供給する。ＡＤＣ３８０は、アナログ出力信号ｙ（ｔ）を受信してデジタル化し、デジタル化された出力信号ｖ（ｎ）を供給する。加算器３４２は、モデル出力信号とデジタル化された出力信号との差をとり、エラー信号ｅ（ｎ）を供給する。ループ・フィルタ３５０は、エラー信号をフィルタにかけ、フィルタにかけられた信号を供給する。加算器３５２は、フィルタにかけられた信号および第１のデジタル信号を合計し、第２のデジタル信号ｓ（ｎ）を供給する。]
[0030] フィードバック回路３３０ａ、ＺＯＨ回路３６０およびアナログ回路３７０は、モデル参照適応制御システムを形成し、適応制御技術を使用して分析され得る。ループ・フィルタ３５０は、適応制御システムのノイズ・フィルタリングおよびループ・ダイナミクスを決定する。１つの設計において、ループ・フィルタ３５０の伝達関数Ｆ（ｓ）は、以下のように表現され得る：]
[0031] 伝達関数Ｆ（ｓ）は、加算器３４２および３５２、ループ・フィルタ３５０、ＺＯＨ回路３６０、アナログ回路３７０およびＡＤＣ３８０によって形成されたループ３３２の閉ループ帯域幅を決定する。ループ・フィルタ３５０のための狭帯域幅は、より大きなノイズ・フィルタリングを供給するが、伝達に対してより遅い応答をも供給し得る。反対に、ループ・フィルタ３５０のための広帯域幅は、より小さいノイズ・フィルタリングを供給するが、伝達に対してより速い応答をも供給し得る。ループ・フィルタ３５０の帯域幅は、所望のノイズ・フィルタリングおよびループ・ダイナミクスを達成するために選択され得る。]
[0032] フィードバック回路３３０ａは、アナログ出力信号のための広帯域変調を達成するために２ポイントまたはデュアル・ポート変調を実施する。フィードバック回路３３０ａの内で、第１のデジタル信号ｆ（ｎ）は、広域変調パス（ｈｉｇｈｐａｓｓ ｍｏｄｕｌａｔｉｏｎ ｐａｔｈ）および低域変調パス（ｌｏｗｐａｓｓ ｍｏｄｕｌａｔｉｏｎ ｐａｔｈ）の両方に供給される。広域変調パスにおいて、第１のデジタル信号は、フィードバック回路３３０ａの入力から加算器３５２に直接供給される。低域変調パスにおいて、第１のデジタル信号は、モデル回路３４０、加算器３４２およびループ・フィルタ３５０を経由して加算器３５２に供給される。低域変調パスの帯域幅は、モデル回路３４０およびループ・フィルタ３５０によって決定され、比較的狭くなり得る。別々の広域および低域変調パスを経由して第１のデジタル信号を適用することによって、適応制御システムは、第２のデジタル信号に適応制御システムの閉ループ帯域幅より広い信号帯域幅を供給することができる。]
[0033] モデル回路３４０は、Ｍ（ｓ）の伝達関数を有し、ＺＯＨ回路３６０は、Ｚ（ｓ）の伝達関数を有し、アナログ回路３７０は、ｓ−ドメイン内のＧ（ｓ）の伝達関数を有する。モデル回路３４０の伝達関数は、以下のようにＺＯＨ回路３６０およびアナログ回路３７０の組み合わされた伝達関数と一致することが定義され得る：]
[0034] 式（３）が達成される場合、フィードバック回路３３０ａ、ＺＯＨ回路３６０およびアナログ回路３７０の組み合わされた伝達関数は、Ｚ（ｓ）・Ｇ（ｓ）に等しいだろう。この場合、フィードバック回路３３０ａは、低周波の振る舞いを改善する一方で全体の伝達関数に最小限の影響を及ぼす。]
[0035] 図５は、モデル参照制御システム５２０のブロック図を示す。それは、図３のモデル参照システム３２０の１つのモデルである。単純性のために、図４のＺＯＨ回路３６０およびＡＤＣ３８０は、システム５２０から省略されている。システム５２０において、モデル回路５４０、加算器５４２、ループ・フィルタ５５０および加算器５５２は、図４のモデル回路３４０、加算器３４２、ループ・フィルタ３５０および加算器３５２、それぞれと同じ方法で結合される。アナログ回路５７０は、加算器５５２の出力に直接結合される。] 図３ 図４ 図５
[0036] １次のホールドに対して、アナログ回路５７０の伝達関数Ｇ（ｓ）およびモデル回路５４０の伝達関数Ｍ（ｓ）は、以下のように表現され得る：]
[0037] 式（４）の伝達関数Ｇ（ｓ）は、レジスタ（Ｒ）およびコンデンサ（Ｃ）、受動ＲＣフィルタ、スイッチ・キャパシタ・フィルタ、等と並列の電流ソースでインプリメントされ得る。ポール周波数ａは、レジスタとコンデンサの値によって決定され得る。利得ｂは、電流ソースおよび／またはレジスタとコンデンサを駆動する他の能動回路の利得に依存し得る。]
[0038] モデル参照制御システム５２０において、アナログ回路５７０は、制御されることになっているプラント（ｐｌａｎｔ）である。用語「プラント」は、出力が適切な入力を適用することにより制御されることになっているブロックのための制御システム内で一般に使用される。モデル参照制御システム５２０のために、（式（４）の伝達関数Ｇ（ｓ）を備えたアナログ回路５７０である）プラントは、（式（５）の伝達関数Ｍ（ｓ）を備えたモデル回路５４０である）モデルの後に続くことが推奨される。モデル回路５４０のポール周波数ａｍおよび利得ｂｍがアナログ回路のポール周波数ａおよび利得ｂと一致する場合、システム５２０全体の伝達関数は、モデル回路５４０の伝達関数と同じである。]
[0039] アナログ回路５７０のポール周波数および利得は、所望の値にセットされ得る。しかしながら、コンポーネントの許容範囲および／または他の要因により、アナログ回路５７０のポール周波数および利得が、所望の値と異なる、および／または既知でなくなり得る。この場合、アナログ回路５７０のポール周波数および利得は、適応的に決定され得る。]
[0040] 図６は、モデル回路５４０ａのブロック図を示す。それは、図５のモデル回路５４０の１つの設計である。この設計において、モデル回路５４０ａは、アナログ回路５７０のパラメータａおよびｂを適応的に推定し、その伝達関数Ｍ（ｓ）のために推定されたパラメータａｍおよびｂｍを適用する。] 図５ 図６
[0041] モデル回路５４０ａ内で、加算器６１２は、乗算器６２６の出力を受信し、第１のデジタル信号ｆ（ｎ）とこの出力との差をとる。累算器６１４は、加算器６１２の出力を累算し、累算された信号ｋ（ｎ）を供給する。乗算器６１６は、累算された信号と回路６３４からのｂｍとの積をとり、モデル出力信号ｕ（ｎ）を供給する。]
[0042] 乗算器６２２は、加算器５４２から累算された信号ｋ（ｎ）とエラー信号ｅ（ｎ）との積をとる。回路６２４は、利得ｇ１で乗算器６２２の出力をスケールし、スケールされた結果を累算し、アナログ回路のポール周波数の推定値である、ａｍを供給する。乗算器６２６は、累算された信号ｋ（ｎ）とａｍとの積をとり、加算器６１２にその出力を供給する。]
[0043] 乗算器６３２は、第１のデジタル信号ｆ（ｎ）とエラー信号ｅ（ｎ）との積をとる。回路６３４は、利得−ｇ２で乗算器６３２の出力をスケールし、スケールされた結果を累算し、アナログ回路の利得ｂの推定値である、ｂｍを供給する。]
[0044] 回路６２４の利得ｇ１は、パラメータａｍの適応レートを決定し、回路６３４の利得ｇ２は、パラメータｂｍの適応レートを決定する。利得ｇ１およびｇ２は、ａｍおよびｂｍそれぞれのための所望の適応レートを達成するために選択され得る。一旦、適応が収束していると、ａｍは、ａと厳密に一致し、ｂｍは、ｂと厳密に一致するべきである。その後、モデル回路５４０ａは、式（５）で示された伝達関数Ｍ（ｓ）をインプリメント（ｉｍｐｌｅｍｅｎｔ）することになる。]
[0045] 図６は、アナログ回路５７０のパラメータを適応的に推定し、モデル回路５４０に推定されたパラメータを適用するための設計の１つを示す。さらに、アナログ回路５７０のパラメータは、他の方法で推定され得る。] 図６
[0046] 図７は、１次あるいはより高い次数のホールドおよびネガティブ・フィードバックを備えるデジタル／アナログ変換回路７００の設計のブロック図を示す。変換回路７００は、逆モデル回路７１０、フィードバック回路７３０、ＺＯＨ回路７６０およびアナログ回路７７０を含む。それは、図３の逆モデル回路３１０、フィードバック回路３３０、ＺＯＨ回路３６０およびアナログ回路３７０それぞれと同じ方法で結合される。] 図３ 図７
[0047] 図７に示される設計において、フィードバック回路７３０は、モデル回路３４０、加算器３４２、ループ・フィルタ３５０、加算器３５２およびＡＤＣ３８０それぞれと同じ方法で連結される、モデル回路７４０、加算器７４２、ループ・フィルタ７５０、加算器７５２およびＡＤＣ７８０を含む。フィードバック回路７３０は、適応回路７９０をさらに含む。適応回路７９０は、第１のデジタル信号ｆ（ｎ）、エラー信号ｅ（ｎ）、第２のデジタル信号ｓ（ｎ）、および／またはデジタル化された出力信号ｖ（ｎ）を受信し得る。適応回路７９０は、ＺＯＨ回路７６０の伝達関数Ｚ（ｓ）および／またはアナログ回路７７０の伝達関数Ｇ（ｓ）のパラメータを推定し得る。モデル回路７４０の伝達関数Ｍ（ｓ）は、ＺＯＨ回路７６０およびアナログ回路７７０の組み合わされた伝達関数と一致するために推定されたパラメータに基づいて定義され得る。１次のホールドのために、適応回路７９０は、図６に示されるように実施され得る。より高い次数のホールドのために、適応回路７９０は、ランダウ，Ｙ．Ｄ．著、１９７９年、マーセル・デッカー社、「適応制御、モデル参照アプローチ」（Landau, Y.D., “Adaptive Control, The Model Reference Approach,” Marcel Dekker, Inc., 1979）によって説明されるフィードバック制御技術を使用して実施され得る。逆モデル回路７１０は、モデル回路７４０の伝達関数Ｍ（ｓ）の逆数である、伝達関数を有する。] 図６ 図７
[0048] デジタル／アナログ変換回路７００は、１次またはより高い次数のホールドを実施し得る。正確なＬ次のホールドのために、プラントは、カスケードで結合されたＬ個の積分器を含む。ここで、Ｌは、１又はそれより大きい。これらＬ個の積分器は、十分高い周波数におけるＬ個のポールで近似され得る。Ｌ次のホールドのために、アナログ回路７７０は、Ｌ個の積分器を近似するためにＬ個のポールを含み得る。例として、２次のホールドに対して、アナログ回路７７０は、２つのポールを含み、以下の伝達関数を有し得る：]
[0049] 任意の与えられた次数Ｌに対して、モデル回路７４０は、ＺＯＨ回路７６０およびアナログ回路７７０の組み合わされた伝達関数を有する。]
[0050] 明瞭さのために、図５および図６は、図４のＺＯＨ回路３６０およびＡＤＣ３８０を省略する。更に、図４乃至図７は、ｓ−ドメインの様々な回路の伝達関数を示す。それは、連続時間内の信号およびアナログ回路のために一般的に使用される。実際の実施において、アナログ回路、およびＺＯＨ回路とＡＤＣの一部だけがアナログ／連続的であり、残りの回路は、デジタル／離散時間的である。したがって、ＺＯＨ回路およびＡＤＣの左側の全ての回路は、デジタル回路で実施され得る。] 図４ 図５ 図６ 図７
[0051] モデル回路が離散時間でデジタルに実施されるので、アナログ回路は、サンプル化の瞬間に対応する離散時間でのみ制御され得る。サンプル化の瞬間の間、アナログ出力信号ｙ（ｔ）は、アナログ回路の連続時間応答に依存する。ＺＯＨ回路は、第２のデジタル信号ｓ（ｎ）を受信し、例えば図１Ｂで示さるような、第２のデジタル信号の各サンプルに対してアナログ回路にステップ応答を供給する。サンプル化の瞬間の間のアナログ出力信号は、アナログ回路のステップ応答によって決定される。] 図１Ｂ
[0052] １次のホールドのために、式（４）で示される単一ポールの伝達関数Ｇ（ｓ）を備えるアナログ回路のステップ応答ｇ（ｔ）は、以下のように表現され得る：]
[0053] 式（７）において、ｂ／ａは、ＤＣでの利得であり、スケーリング・ファクタである。ステップ応答は、式（７）の第２の等号の右において異なる次数の一連の項で近似され得る。第１の項ａ・ｔは、傾きａの直線である。後の項は、直線に対する誤差と見なされ得る。ポール周波数がサンプリング周波数より非常に低い、又はａ＜＜１／Ｔである場合、ｇ（ｔ）は、サンプルとの間でほとんど線形である。例えば、ポール周波数は、キロヘルツ（ｋＨｚ）のオーダであり得るが、サンプリング周波数は、メガヘルツ（ＭＨｚ）のオーダであり得る。ポール周波数ａが比較的低い場合、アナログ出力信号は、近接区分的線形補間になり、デジタル／アナログ変換回路は、１次のホールドに接近するだろう。]
[0054] 図８は、１次のホールドを備えるデジタル／アナログ変換回路３００または７００のＺＯＨ回路からアナログ入力信号ｘ（ｔ）およびアナログ回路からのアナログ出力信号ｙ（ｔ）のタイミング図を示す。アナログ入力信号ｘ（ｔ）は、点線で示され、各サンプル化の瞬間ｎ１、ｎ２、などでステップ応答を有する。アナログ出力信号ｙ（ｔ）は、式（４）で示される単一のポールの伝達関数Ｇ（ｓ）によりサンプル化の瞬間の間に近似的に直線的に変化する。実際には、図８のＦＯＨ応答は、必要な処理のための時間を割り当てるために少なくとも１つのサンプルで遅延することになる。] 図８
[0055] 図９は、ここで説明された技術に基づいてデジタル／アナログ変換を実行するプロセス９００の設計を示す。デジタル入力信号は、デジタル信号を得るために、逆モデル回路で処理され得る（ブロック９１２）。第１のデジタル信号およびアナログ回路からのアナログ出力信号は、第２のデジタル信号を得るために、フィードバック回路で処理され得る（ブロック９１４）。第２のデジタル信号は、アナログ回路のためのアナログ入力信号を得るために、ゼロ次のホールドでデジタルからアナログに変換され得る（ブロック９１６）。アナログ入力信号は、アナログ出力信号を得るために、アナログ回路を通過し得る（ブロック９１８）。] 図９
[0056] アナログ回路は、１つ又は複数のポールを備え得る。１次のホールドに対して、アナログ回路は、式（４）で示される伝達関数を有する。２次のホールドに対して、アナログ回路は、式（６）で示される伝達関数を有する。アナログ回路の各ポール周波数は、第１のデジタル信号のサンプリング周波数より非常に低い（例えば、少なくとも１０倍より低い）ことになり得る。]
[0057] 図１０は、図９内のブロック９１４の設計を示す。第１のデジタル信号は、モデル出力信号を得るために、モデル回路で処理され得る（ブロック１０１２）。アナログ出力信号は、デジタル化された出力信号を得るために、ＡＤＣでデジタル化され得る（ブロック１０１４）。デジタル化された出力信号は、エラー信号を得るために、モデル出力信号から引かれ得る（ブロック１０１６）。エラー信号は、フィルタにかけられた信号を得るために、ループ・フィルタでフィルタにかけられ得る（ブロック１０１８）。フィルタにかけられた信号は、第２のデジタル信号を得るために、第１のデジタル信号との和をとり得る（ブロック１０２０）。] 図１０ 図９
[0058] モデル回路は、ＺＯＨ回路およびアナログ回路の伝達関数に基づいて伝達関数を決定し得る。適応回路は、アナログ回路の少なくとも１つのパラメータを推定し、モデル回路の伝達関数は、推定された１つ又は複数のパラメータに基づいて実施され得る。例えば、適応回路は、アナログ回路のポール周波数および利得を推定し、モデル回路の伝達関数は、推定されたポール周波数および利得に基づいて実施され得る。ループ・フィルタは、ノイズ・フィルタリングを実行し、第１のデジタル信号の帯域幅よりはるかに小さい帯域幅を有し得る。]
[0059] 図４乃至７に示される設計において、主なノイズ・ソースは、アナログ回路からのフリッカー・ノイズ及びホワイト・ノイズとフィードバック・パスのＡＤＣからのフィードバック・ノイズである。ホワイト・ノイズは、大部分はループ帯域幅の外側にあり、そのため、制御又は緩和されない。アナログ回路は、ホワイト・ノイズの許容可能なレベルを達成するために設計され得る。フリッカー・ノイズは、低周波で支配的であり、ループ帯域幅が十分に高い場合、ループによって抑制され得る。ループの最小の帯域幅は、フリッカー・ノイズの（例えば、より大きな）コーナー周波数に依存し得る。ループの最大の帯域幅は、フィードバック・パスのＡＤＣによって注入されたノイズに依存し得る。ループ帯域幅は、抑制すべきフリッカー・ノイズの量（より大きなループ帯域幅がより良い）と、抑制すべきフィードバック・ノイズの量（より小さいループ帯域幅がより良い）との間のトレードオフに基づいて選択され得る。] 図４
[0060] ノイズ形成コンバータは、フィードバック・ノイズを緩和するためにフィードバック・パス内のＡＤＣのために使用され得る。ノイズ形成コンバータは、大部分の量子化ノイズが例えば、ループ・フィルタの阻止帯域の、高周波数にプッシュされるようなアナログ出力信号をデジタル化することができる。ここで説明されるＤＡＣが、直交アップコンバータの同相（Ｉ）および直交（Ｑ）ブランチの各々で使用される場合、および１次のシグマ・デルタ]
[0061] が各ＤＡＣのフィードバック・パスで使用される場合、エラー・ベクトルの大きさは、以下のように表現され得る：]
[0062] 例えば、１ビットの１次]
[0063] 変調器は、４倍のチップ・レートでサンプリングされた広帯域符号分割多元接続（ＷＣＤＭＡ）信号のためのＩとＱのＤＡＣで使用され得る。この場合、５０ＫＨｚのループ帯域に対して]
[0064] である。この低いＥＶＭは、無視し得る。]
[0065] 一般的に、ループは、ループ帯域幅未満のコーナー周波数でフリッカー・ノイズを拒絶することができる。より高いループ帯域幅は、フリッカー・ノイズのためのより高いコーナー周波数に有効であるように使用され得る。しかしながら、ＡＤＣからのフィードバック・ノイズは、過度の低下を回避するために対応する量によってより小さくなるべきである。]
[0066] ここで説明されるデジタル／アナログ変換回路は、ＺＯＨ回路のダイナミック・レンジ要求を低減し得る。図３および図７に示されるように、デジタル／アナログ変換回路は、逆モデル回路を含み得る。逆モデル回路は、微分器の近似であり得る。この場合、ＺＯＨ回路に供給される第２のデジタル信号ｓ（ｎ）は、デジタル入力信号ｄ（ｎ）の導関数であり、この導関数は、離散時間の隣接したサンプルの間の差である。デジタル入力信号ｄ（ｎ）は、典型的にスムーズであり、オーバーサンプルされる。そのため、デジタル入力信号内の隣接したサンプルとの間のピーク差は、デジタル入力信号それ自身のピークよりはるかに小さいことになり得る。したがって、ＺＯＨ回路の入力ダイナミック・レンジは、低減され得る。例として、ＷＣＤＭＡについて、１次のホールドは、２以上のビットでＺＯＨ回路の入力ダイナミック・レンジを低減し、２次のホールドは、４以上のビットで入力ダイナミック・レンジを低減し得る。] 図３ 図７
[0067] ここで説明されるデジタル／アナログ変換回路は、（例えば、１つ又は複数のポールを備えた、）単純なアナログ回路を利用し、サンプル・データ制御技法でアナログ回路の出力をガイドする。一般的に、アナログ回路の順序（ひいては複雑性）は、アナログ出力信号の再構成を円滑に決定することになる。再構成フィルタは、アナログ回路の後に必要又は不必要であり得る、またはデジタル／アナログ変換回路および出力信号要求の設計に依存して単純化され得る。]
[0068] ここで説明されたデジタル／アナログ変換回路は、いくつかの利点を提供し得る。第１に、アナログ回路は、比較的単純、例えば１つのポール、になり得る。単純なアナログ回路は、回路パラメータ（例えば、ポール周波数ａおよび利得ｂ）がより容易に識別され、その後デジタル処理で修正されることを意味し得る。第２に、サンプル・レートは、アナログ回路を制御する必要性のみに基づいて判定され、単にデジタル画像の周波数によって判定されない。より低いサンプリング・レートは、電力デジタル入力信号に使用され得る。それは電力消費量を低減する。第３に、ＺＯＨ回路の入力ダイナミック・レンジは、フィードバック回路より前に逆モデル回路によって低減され得る。]
[0069] 以上で説明された利点は、フィードバック回路のより大きな複雑性の費用において高次のホールドに対してより大きな利点がある。例えば、高次のホールドは、よりスムーズな信号再構成、ＺＯＨ回路のためのより小さい入力ダイナミック・レンジ、より小さいサンプル・レート、などを供給し得る。例として、２次のホールドを備えたＷＣＤＭＡについて、サンプル・レートは、８倍と同程度、例えば３２倍のチップ・レート（チップｘ３２（ｃｈｉｐｘ３２））から４倍のチップ・レート（チップｘ４（ｃｈｉｐｘ４））、まで低減され得る。]
[0070] ここで説明されるデジタル／アナログ変換回路は、通信、計算、ネットワーキング（ｎｅｔｗｏｒｋｉｎｇ）、個人電子機器、などのような様々なアプリケーションに使用され得る。例えば、デジタル／アナログ変換回路は、ワイヤレス通信デバイス、携帯電話、携帯情報端末（ＰＤＡ）、ハンドヘルド・デバイス、ゲーミング・デバイス、コンピューティング・デバイス、ラップトップ・コンピュータ、家庭用電子デバイス、パソコン、コードレス・ホン、などに使用され得る。ワイヤレス通信デバイスのデジタル／アナログ変換回路の例示的な使用が以下で説明される。]
[0071] 図１１は、無線通信システムのためのワイヤレス通信デバイス１１００の設計のブロック図を示す。ワイヤレス・デバイス１１００は、携帯電話、端末、ハンドセット、ワイヤレス・モデム、などであり得る。無線通信システムは、ｃｄｍａ２０００システム、ＷＣＤＭＡシステム、グローバル・システム・フォー・モバイル・コミュニケーションズ（ＧＳＭ）システム、などであり得る。] 図１１
[0072] ワイヤレス・デバイス１１００は、受信パスおよび送信パスを介して双方向通信を供給することができる。受信パスにおいて、（図示されていない）基地局によって送信された信号が、アンテナ１１１０によって受信され、受信機１１１２に供給される。受信機１１１２は、受信信号を条件付け、セクション１１２０内のＡＤＣ１１１４に入力ベースバンド信号を供給する。送信パスにおいて、ＤＡＣ１１１６が、送信されるデータを受信し、送信機１１１８に出力ベースバンド信号を供給する。ＤＡＣ１１１６は、ここで説明されるデジタル／アナログ変換回路と共に実施され得る。送信機１１１８は、ベースバンド出力信号を処理し、条件付け、変調された信号を生成する。それは、基地局にアンテナ１１１０を介して送信される。受信機１１１２および送信機１１１６は、ｃｄｍａ２０００、ＷＣＤＭＡ、ＧＳＭ、などをサポートし得る。]
[0073] セクション１１２０は、例えば、モデム１１２２、縮小命令セット・コンピュータ／デジタル・シグナル・プロセッサ（ＲＩＳＣ／ＤＳＰ）１１２４、コントローラ／プロセッサ１１２６、メモリ１１２８、および入力／出力（Ｉ／Ｏ）回路１１３０のような様々な処理、インターフェース、メモリ・ユニットを含む。モデム・プロセッサ１１２２は、（例えば、符号化、変調、復調、復号化、などの）データ送信およびデータ受信のための処理を実行し得る。ＲＩＳＣ／ＤＳＰ１１２４は、ワイヤレス・デバイス１１００のための一般的および特定の処理を実行し得る。コントローラ／プロセッサ１１２６は、セクション１１２０の様々なユニットの操作を命令し得る。メモリ１１２８は、セクション１１２０の様々なユニットのためのデータおよび／または命令を格納し得る。Ｉ／Ｏ回路１１３０は、ＤＡＣ１１３２を介して外部のＩ／Ｏデバイス１１４０と通信し得る。それは、ここで説明されたデジタル／アナログ変換回路で実施され得る。]
[0074] ここで説明されたデジタル／アナログ変換回路は、様々な手段によって実施され得る。例えば、デジタル／アナログ変換回路は、ハードウェア、ファームウェア、ソフトウェア、又はそれらの組み合わせで実施され得る。ハードウェアの実施について、デジタル／アナログ変換回路の様々な回路は、集積回路（ＩＣ）、アナログＩＣ、無線周波数ＩＣ（ＲＦＩＣ）、混合信号ＩＣ、特定用途向け集積回路（ＡＳＩＣ）、デジタル・シグナル・プロセッサ（ＤＳＰ）、デジタル信号処理デバイス（ＤＳＰＤ）、プログラム可能な論理回路（ＰＬＤ）、フィールドプログラム可能なゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロ・コントローラ、マイクロプロセッサー、電子デバイス、ここで説明された機能を実施するように設計された他の電子ユニット、コンピュータ、あるいはこれらの組み合わせ上で実施され得る。]
[0075] さらに、デジタル／アナログ変換回路は、相補型金属酸化膜半導体（ＣＭＯＳ）、Ｎ−チャネルＭＯＳ（Ｎ−ＭＯＳ）、Ｐ−チャネルＭＯＳ（Ｐ−ＭＯＳ）、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコン・ゲルマニウム（ＳｉＧｅ）、ガリウム・アルセニド（ＧａＡｓ）、などのような様々なＩＣプロセス技法で製造され得る。]
[0076] デジタル／アナログ変換回路のある部分は、ここで説明された機能を実施する、ファームウェアおよび／またはソフトウェア・コード（例えば、手順、関数、モジュール、命令、など）で実施され得る。一般的に、ファームウェアおよび／またはソフトウェア・コードを明確に具体化する任意のコンピュータ／プロセッサ可読媒体は、ここで説明された技法を実施するのに使用され得る。例えば、ファームウェアおよび／またはソフトウェア・コードは、メモリ（例えば、図１１のメモリ１１２８）に格納され、プロセッサ（例えば、プロセッサ１１２６）によって実行され得る。メモリは、プロセッサの内部又はプロセッサの外部でインプリメントされ得る。] 図１１
[0077] ファームウェアおよび／またはソフトウェア・コードは、コンピュータ可読媒体上に格納されるか、又はそれを通じて送信され得る。コンピュータ可読媒体は、ある場所から別の場所にコンピュータ・プログラムの転送を容易にする任意の媒体を含むコンピュータ記憶媒体と通信媒体との両方を含む。記憶媒体は、コンピュータによってアクセスされることができる任意の利用可能な媒体であり得る。例として、そして限定ではなく、そのようなコンピュータ可読媒体は、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）、プログラマブル読み出し専用メモリ（ＰＲＯＭ）、電子的に消去可能・書き込み可能なＰＲＯＭ（ＥＥＰＲＯＭ）、ＦＬＡＳＨメモリ、または他の光ディスク・ストレージ、磁気ディスク・ストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態で望ましいプログラムコードを搬送し、または記憶するために使用されることができ、そしてコンピュータによってアクセスされることができる他の任意の媒体、を備えることができる。また、任意の接続は、コンピュータ可読媒体と適切に名づけられることもある。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア(twisted pair)、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、マイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、そのときには同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、マイクロ波などのワイヤレス技術は、媒体の定義の中に含まれる。ここにおいて使用されるようなディスク(Disk)およびディスク(disc)は、コンパクトディスク（ＣＤ：compact disc）、レーザーディスク（登録商標）(laser disc)、光ディスク(optical disc)、デジタル多用途ディスク（ＤＶＤ：digital versatile disc）、フロッピー（登録商標）ディスク、およびブルーレイディスク(blu-ray disc)を含み、ここでディスク(disks)は通常、データを磁気的に再生するが、ディスク(discs)は、レーザを用いて光学的にデータを再生する。上記の組み合わせもまた、コンピュー
タ可読媒体の範囲内に含められるべきである。]
[0078] ここに記述されたデジタル／アナログ変換回路をインプリメントする装置は、スタンド・アロンのデバイスかもしれないし、あるいは大型装置の一部かもしれない。デバイスは、（ｉ）スタンド・アロンＩＣ（ｉｉ）データおよび／または命令を格納するためのメモリＩＣを含む、１つ又は複数のＩＣのセット、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）あるいはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、（ｉｖ）移動局モデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他のデバイス内に埋め込まれ得るモジュール、（ｖｉ）受信機、携帯電話、ワイヤレス・デバイス、ハンドセット、あるいはモバイル・ユニット、（ｖｉｉ）などであり得る。]
[0079] 本開示の前の説明は、当業者が本開示を行なえるまたは使用することができるために提供される。本開示に対する様々な修正は、当業者に容易に明白になり、ここに定義された一般的な原理は、本開示の範囲から外れずに、他の変形として適用され得る。したがって、本開示は、ここに説明した例示及び設計に制限されるように意図したものではなく、ここに開示された原理および新規な特徴と一致する最も広い範囲が許容されることになる。]

权利要求:

請求項1
アナログ回路からのアナログ出力信号および第１のデジタル回路を受信し、第２のデジタル信号を供給するように構成されたフィードバック回路と、前記フィードバック回路に結合され、前記第２のデジタル信号を受信し、１次またはより高次のホールドでデジタル／アナログ変換を実行する前記アナログ回路、前記フィードバック回路、ゼロ次のホールド（ＺＯＨ）回路、前記アナログ回路のためのアナログ入力信号を供給するように構成された前記ＺＯＨ回路と、を備える装置。
請求項2
前記フィードバック回路に結合され、デジタル入力信号を受信し、前記第１のデジタル信号を供給するように構成された逆モデル回路をさらに備え、前記逆モデル回路は、前記ＺＯＨ回路および前記アナログ回路の組み合された伝達回路の逆数に基づいて決定される伝達関数を有する、請求項１に記載の装置。
請求項3
前記フィードバック回路は、前記アナログ出力回路に基づいて低周波数ノイズ・フィルタリングを実行するように構成される、請求項１に記載の装置。
請求項4
前記フィードバック回路は、前記アナログ回路の伝達関数に基づいて決定される伝達関数を有するモデル回路を備える、請求項１に記載の装置。
請求項5
前記モデル回路の前記伝達関数は、前記ＺＯＨ回路の伝達関数にさらに基づいて決定される、請求項４に記載の装置。
請求項6
前記フィードバック回路は、前記アナログ回路の少なくとも１つのパラメータを推定するように構成された適応回路をさらに備え、前記モデル回路の前記伝達関数は、前記少なくとも１つの推定されたパラメータに基づく、請求項４に記載の装置。
請求項7
前記フィードバック回路は、前記アナログ回路のポール周波数および利得を推定するように構成された適応回路をさらに備え、前記モデル回路の前記伝達関数は、前記推定されたポール周波数および利得に基づく、請求項４に記載の装置。
請求項8
前記フィードバック回路は、第１のデジタル信号を受信し、モデル出力信号を供給するように構成されたモデル回路と、前記モデル出力信号とデジタル化された出力信号との差をとり、エラー信号を供給するように構成された第１の加算器と、前記エラー信号をフィルタにかけ、フィルタにかけられた信号を供給するように構成されたループ・フィルタと、前記フィルタにかけられた信号と前記第１のデジタル信号との和を取り、前記第２のデジタル信号を供給するように構成された第２の加算器と、を備える請求項１に記載の装置。
請求項9
前記ループ・フィルタは、前記第１のデジタル信号の帯域幅より小さな帯域幅でノイズ・フィルタリングを実行するように構成される、請求項８に記載の装置。
請求項10
前記フィードバック回路は、前記アナログ出力信号をデジタル化し、前記デジタル化された出力信号を供給するように構成されたアナログ／デジタル変換器（ＡＤＣ）をさらに備える、請求項８に記載の装置。
請求項11
前記ＡＤＣは、ノイズ形成変調器を備える、請求項１０に記載の装置。
請求項12
前記フィードバック回路は、前記第１のデジタル信号のための広域変調パスと前記第１のデジタル信号のための低域変調パスを備える、請求項１に記載の装置。
請求項13
前記アナログ回路は、少なくとも１つのポールを備える、請求項１に記載の装置。
請求項14
前記アナログ回路は、のｓ−ドメイン伝達関数Ｇ（ｓ）を有し、ここで、ａは、前記アナログ回路のポール周波数であり、ｂは、前記アナログ回路の利得である、請求項１に記載の装置。
請求項15
前記ポールの周波数は、前記第１のデジタル信号のサンプリング周波数より少なくとも１０倍小さい、請求項１４に記載の装置。
請求項16
アナログ回路からのアナログ出力信号および第１のデジタル回路を受信し、第２のデジタル信号を供給するように構成されたフィードバック回路と前記フィードバック回路に結合され、前記第２のデジタル信号を受信し、１次またはより高次のホールドでデジタル／アナログ変換を実行する前記アナログ回路、前記フィードバック回路、ゼロ次のホールド（ＺＯＨ）回路、前記アナログ回路のためのアナログ入力信号を供給するように構成された前記ＺＯＨ回路と、を備える集積回路。
請求項17
前記フィードバック回路に結合され、デジタル入力信号を受信し、前記第１のデジタル信号を供給するように構成された逆モデル回路をさらに備え、前記逆モデル回路は、前記ＺＯＨ回路および前記アナログ回路の組み合された伝達回路の逆数に基づいて決定される伝達関数を有する、請求項１６に記載の集積回路。
請求項18
前記フィードバック回路は、前記第１のデジタル信号を受信し、モデル出力信号を供給するように構成されたモデル回路と、前記モデル出力信号とデジタル化された出力信号との差をとり、エラー信号を供給するように構成された第１の加算器と、前記エラー信号をフィルタにかけ、フィルタにかけられた信号を供給するように構成されたループ・フィルタと、前記フィルタにかけられた信号と前記第１のデジタル信号との和を取り、前記第２のデジタル信号を供給するように構成された第２の加算器と、を備える請求項１６に記載の集積回路。
請求項19
１次またはより高次のホールドでデジタル／アナログ変換を実行するための方法であって、前記方法は、第２のデジタル信号を取得するためにアナログ回路からのアナログ出力信号および第１のデジタル回路を処理することと、前記アナログ回路のためのアナログ入力信号を取得するためにゼロ次のホールドでデジタルからアナログに前記第２のデジタル信号を変換することと、前記アナログ出力信号を取得するために前記アナログ回路を前記アナログ入力信号が通過することと、を備える方法。
請求項20
前記第１のデジタル信号を得るために、前記ゼロ次のホールド及び前記アナログ回路の伝達関数の組み合わせの逆数に基づいて決定された伝達関数でデジタル入力信号を処理すること、をさらに備える請求項１９に記載の方法。
請求項21
前記フィードバック回路で前記アナログ出力信号と前記第１のデジタル信号を前記処理することは、モデル出力信号を取得するためにモデル回路で前記第１のデジタル信号を処理することと、エラー信号を取得するために前記モデル出力信号とデジタル化された出力信号との差をとることと、フィルタにかけられた信号を取得するためにループ・フィルタで前記エラー信号をフィルタリングすることと、前記第２のデジタル信号を取得するために前記第１のデジタル信号と前記フィルタにかけられた信号との和をとることと、を備える請求項１９に記載の方法。
請求項22
アナログ回路の少なくとも１つのパラメータを推定することと、前記少なくとも１つの推定されたパラメータに基づいて前記モデル回路の伝達関数を実施することと、をさらに備える請求項２１に記載の方法。
請求項23
前記アナログ回路のポール周波数および利得を推定することと、前記推定されたポール周波数および利得に基づいてモデル回路の伝達関数をインプリメントすることと、をさらに備える請求項２１に記載の方法。
請求項24
１次またはより高次のホールドでデジタル／アナログ変換を実行するための装置であって、前記装置は、第２のデジタル信号を取得するためにアナログ回路からのアナログ出力信号および第１のデジタル回路を処理するための手段と、前記アナログ回路のためのアナログ入力信号を取得するためにゼロ次のホールドでデジタルからアナログに前記第２のデジタル信号を変換するための手段と、前記アナログ出力信号を取得するために前記アナログ回路を前記アナログ入力信号が通過するための手段と、を備える装置。
請求項25
前記第１のデジタル信号を得るために、前記ゼロ次のホールド及び前記アナログ回路の伝達関数の組み合わせの逆数に基づいて決定された伝達関数でデジタル入力信号を処理するための手段、をさらに備える請求項２４に記載の装置。
請求項26
前記フィードバック回路で前記アナログ出力信号と前記第１のデジタル信号を前記処理するための手段は、モデル出力信号を取得するためにモデル回路で前記第１のデジタル信号を処理するための手段と、エラー信号を取得するために前記モデル出力信号とデジタル化された出力信号との差を取るための手段と、フィルタにかけられた信号を取得するためにループ・フィルタで前記エラー信号をフィルタリングするための手段と、前記第２のデジタル信号を取得するために前記第１のデジタル信号と前記フィルタにかけられた信号との和をとるための手段と、備える請求項２４に記載の装置。
請求項27
アナログ回路の少なくとも１つのパラメータを推定するための手段と、前記少なくとも１つの推定されたパラメータに基づいて前記モデル回路の伝達関数をインプリメントするための手段と、をさらに備える請求項２６に記載の装置。
請求項28
前記アナログ回路のポール周波数および利得を推定するための手段と、前記推定されたポール周波数および利得に基づいてモデル回路の伝達関数を実施するための手段とをさらに備える請求項２６に記載の装置。
請求項29
コンピュータ可読媒体を備えるコンピュータ・プログラム製品であって、前記コンピュータ可読媒体は、少なくとも１つのコンピュータに、第２のデジタル信号を取得するために第１のデジタル信号を処理させることをもたらすためのコードと、少なくとも１つのコンピュータに、エラー信号を取得するために前記モデル出力とデジタル化された出力信号との差をとらせることをもたらすためのコードと、少なくとも１つのコンピュータに、フィルタにかけられた信号を取得するためにループ・フィルタで前記エラー信号をフィルタにかけさせることをもたらすためのコードと、少なくとも１つのコンピュータに、ゼロ次ホールドでデジタルからアナログに変換するために適した第２のデジタル信号を取得するために前記フィルタにかけられた信号と前記第１のデジタル信号との和をとらせること、およびアナログ出力回路を取得するためにアナログ回路、をもたらすためのコードと、を備えるコンピュータ・プログラム製品。
請求項30
前記コンピュータ可読媒体は、少なくとも１つのコンピュータに、アナログ回路の少なくとも１つのパラメータを推定させることをもたらすためのコードと、前記少なくとも１つのコンピュータに、前記少なくとも１つの推定されたパラメータに基づいてモデル回路の伝達関数をインプリメントさせるためことをもたらすためのコードと、をさらに備える請求項２９に記載のコンピュータ・プログラム製品。